Hot Chips 2024 | 人工智能在芯片設(shè)計中的應(yīng)用

逍遙設(shè)計自動化

引言
6 i4 y+ x' O' E0 P5 f2 v人工智能（AI）正在深刻改變半導(dǎo)體行業(yè)，特別是在芯片設(shè)計過程中。本文探討AI如何重塑芯片設(shè)計的各個方面，包括分析、優(yōu)化和設(shè)計輔助，幫助逍遙設(shè)計自動化的讀者了解不同的AI技術(shù)及其在提高設(shè)計性能和生產(chǎn)力方面的應(yīng)用[1]。
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3 z: N0 t7 @9 C! ~& q人工智能在芯片設(shè)計中的應(yīng)用簡介
2 r; Z6 _9 k6 \AI正在芯片設(shè)計行業(yè)掀起波瀾，提升設(shè)計過程的多個階段。AI主要影響以下關(guān)鍵領(lǐng)域：

分析：AI實現(xiàn)更快速、預(yù)測性和跨階段的芯片設(shè)計分析。

優(yōu)化：AI驅(qū)動的優(yōu)化技術(shù)帶來更快速、更可擴展和更優(yōu)質(zhì)的結(jié)果。

輔助：AI為芯片設(shè)計師提供專業(yè)知識、編碼支持和任務(wù)自動化。
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  y2 t7 H$ l4 ~! k7 O7 v! Y圖1：此圖展示了AI在芯片設(shè)計中影響的主要領(lǐng)域：分析、優(yōu)化和輔助。

/ u- B1 T' \. S" O' T- z芯片設(shè)計中的AI技術(shù)
7 j5 H0 Z' X, a3 y多種AI技術(shù)被應(yīng)用于芯片設(shè)計，每種技術(shù)適用于設(shè)計過程的不同方面：

經(jīng)典機器學(xué)習（ML）：適用于小型結(jié)構(gòu)化數(shù)據(jù)，線性回歸、支持向量機和決策樹等技術(shù)用于初步分析。

深度學(xué)習：卷積神經(jīng)網(wǎng)絡(luò)（CNN）適合物理設(shè)計數(shù)據(jù)，而圖神經(jīng)網(wǎng)絡(luò)（GNN）適合線路網(wǎng)表數(shù)據(jù)。

貝葉斯優(yōu)化：此技術(shù)用于構(gòu)建目標函數(shù)的概率模型，并選擇最有希望的數(shù)據(jù)點進行采樣。

強化學(xué)習（RL）：RL代理通過與環(huán)境交互并獲得改進獎勵來學(xué)習優(yōu)化設(shè)計。

生成式AI：這些模型，包括變分自編碼器（VAE）和Transformer，用于生成最佳設(shè)計點和學(xué)習優(yōu)化表示。

大型語言模型（LLM）：LLM用途廣泛，可應(yīng)用于問答、編碼、提取、重寫、分類、總結(jié)和推理等多種任務(wù)。
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圖2：NVIDIA芯片設(shè)計中使用的不同AI技術(shù)，包括經(jīng)典ML、深度學(xué)習和各種優(yōu)化方法。

AI在芯片設(shè)計中的應(yīng)用
讓我們探討AI在芯片設(shè)計中的一些具體應(yīng)用：
  e$ G- I2 A  ~$ f% ?; \6 @+ W1. IR壓降估算
IR壓降估算對物理設(shè)計非常重要，但傳統(tǒng)方法需要數(shù)小時�；�于AI的方法可以從單元級特征預(yù)測IR壓降，在3秒內(nèi)實現(xiàn)94%的準確率，而商業(yè)工具需要3小時。
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圖3：使用AI進行IR壓降估算的過程，顯示了功率圖和系數(shù)圖。
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2. 寄生參數(shù)預(yù)測
AI用于從原理圖預(yù)測布局寄生參數(shù)。通過將原理圖轉(zhuǎn)換為圖形并使用圖神經(jīng)網(wǎng)絡(luò)（GNN），設(shè)計師可以高精度估算寄生參數(shù)，將仿真誤差降低到10%以下。
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, I4 R0 k. [0 x! V2 y+ `9 Y+ \圖4：此圖說明了將線路原理圖轉(zhuǎn)換為異構(gòu)圖以進行寄生參數(shù)預(yù)測的過程。

0 J& O; f5 U' `7 s% J& a3. 宏單元布局優(yōu)化
( P/ Q2 u7 q/ r+ j8 `+ G, p宏單元布局對物理設(shè)計非常關(guān)鍵。多目標貝葉斯優(yōu)化被用于改進宏單元布局，考慮線長、擁塞度和密度等因素。
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* P4 q- J+ q0 B- ?* a: k: Z4 @圖4：此圖比較了基準宏單元布局與使用AutoDMP（自動化DREAMPlace基礎(chǔ)宏單元布局）優(yōu)化后的布局。

, q/ M" O" l: q5 ~, \" o4. 設(shè)計規(guī)則檢查（DRC）修復(fù)
- ?2 Z' E8 I7 u- h7 x強化學(xué)習代理被訓(xùn)練用于自動修復(fù)單元布局中的設(shè)計規(guī)則檢查（DRC）違規(guī)。代理學(xué)習逐步減少DRC錯誤，最終得到干凈的布局。
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圖5：此圖顯示了RL代理在單元布局中修復(fù)DRC違規(guī)的逐步過程。
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1 Z9 F( o6 O. V3 j5. 數(shù)據(jù)通路優(yōu)化
強化學(xué)習也被應(yīng)用于優(yōu)化數(shù)據(jù)通路結(jié)構(gòu)，如前綴加法器。RL代理探索不同的前綴圖結(jié)構(gòu)，以實現(xiàn)比知名加法器架構(gòu)更好的性能。

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1 J$ `* _0 l: ^% C( D1 K" K圖6：此圖說明了使用強化學(xué)習優(yōu)化前綴加法器結(jié)構(gòu)的過程。
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: \/ A$ w! t! S' M2 j' o; G8 d* k% w6. 門尺寸調(diào)整
4 y# K4 R) ^* [4 A3 k; X( N  N1 kTransformer被用于生成最佳門尺寸，以進行時序和功耗優(yōu)化。通過將門路徑建模為序列，AI可以生成優(yōu)化的門尺寸，與傳統(tǒng)優(yōu)化方法相比，實現(xiàn)了100倍到1000倍的加速。
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. L* x: u/ Y0 Y: d) u4 W' b( f
0 E" P9 d4 p) `9 p( [- _' f* ]圖7：此圖顯示了Transizer方法在門尺寸優(yōu)化中實現(xiàn)的功耗/延遲權(quán)衡。

; }1 O; F9 q6 w) T1 o' {7. 加速器設(shè)計
5 c! z" u2 A" m  {3 }* S變分自編碼器（VAE）被用于學(xué)習硬件加速器設(shè)計的連續(xù)可重構(gòu)潛在空間。這種方法在探索設(shè)計空間時實現(xiàn)了6.8倍的樣本效率和5%的性能提升。
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3 Y" G! E) O7 E: Y4 [+ Y  b/ @圖8：此圖展示了在神經(jīng)網(wǎng)絡(luò)加速器設(shè)計空間優(yōu)化中使用VAE的過程。

4 [, }5 H* _. q, Y# E大型語言模型在芯片設(shè)計中的應(yīng)用
大型語言模型（LLM）在芯片設(shè)計中越來越重要。可以通過以下技術(shù)適應(yīng)各種任務(wù)：
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參數(shù)訓(xùn)練

檢索增強生成（RAG）

上下文學(xué)習

基于代理的方法
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$ |$ l* D; I, Y$ cLLM在芯片設(shè)計中用于多個目的：

編碼輔助：為特定任務(wù)生成EDA腳本。

專業(yè)知識輔助：回答關(guān)于設(shè)計、基礎(chǔ)設(shè)施、工具和流程的問題。

分析輔助：總結(jié)錯誤報告并預(yù)測任務(wù)分配。
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6 j' q2 I7 h  v圖9：此圖顯示了LLM在芯片設(shè)計中的各種應(yīng)用，包括編碼、專業(yè)知識、分析、優(yōu)化和調(diào)試輔助。

結(jié)論
AI正在通過提高分析速度、優(yōu)化質(zhì)量和設(shè)計輔助來革新芯片設(shè)計。隨著該領(lǐng)域的進展，可以期待看到：

持續(xù)使用貝葉斯優(yōu)化和強化學(xué)習，以實現(xiàn)芯片設(shè)計中更好的PPA（功耗、性能、面積）。

在優(yōu)化數(shù)據(jù)上訓(xùn)練的生成式AI模型，加速傳統(tǒng)優(yōu)化過程。

LLM模型和代理通過聊天機器人、協(xié)作工具和任務(wù)自動化顯著提高芯片設(shè)計生產(chǎn)力。

可靠高效的推理基礎(chǔ)設(shè)施的重要性日益增加。
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為進一步推動該領(lǐng)域發(fā)展，需要更多數(shù)據(jù)集和基準，如VerilogEval、FVEval和LLM4HWDesign。隨著AI的不斷發(fā)展，其在芯片設(shè)計過程中的集成無疑將帶來更高效、更強大和更創(chuàng)新的半導(dǎo)體產(chǎn)品。
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5 ]4 U1 K7 O; y& e& v6 G2 N. n! |
9 k+ P4 U3 H& ^6 v, c參考文獻
[1] H. Ren, "Introduction to AI for Chip Design," presented at Hot Chips, Aug. 25, 2024.

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