走進(jìn)JEDEC,解讀DDR(下)

edadoc · 發(fā)表于 2016-12-1 11:57:30

作者：一博科技

上次的問題Vref偏移對DDR會造成什么影響，其中有比較重要的一個點就是會影響setuptime和holdtime，這兩個參數(shù)和Vref又有什么關(guān)系呢，還有JEDEC中講的derating又是什么東西呢？

setuptime和holdtime對我們判斷時序裕量是一個比較關(guān)鍵的數(shù)值。一般JEDEC里面會對于setuptime和holdtime做比較詳細(xì)的描述，如下圖所示，

從上圖中，我們可以看到幾個比較關(guān)鍵的點，為什么是tIS(base)和tIH(base)，還有標(biāo)題中指明for 1V/ns，又指代的什么意思？為什么tIS參考的是VIH/L(ac)，而tIH參考的是VIH/L(dc)呢，AC和DC的區(qū)別又是什么？一個小小的參數(shù)表格，包含的意義卻涉及很多內(nèi)容。

首先，我們計算建立時間的margin的時候，都是由UI/2-建立時間，實際上此時的建立時間是tIS（total setup time）= tIS(base)+derating， derating是對建立保持時間基準(zhǔn)值的修正。對于tIS的定義，為什么會需要用到derating這個參數(shù)呢，這實際和規(guī)范中tIS(base)的定義方式相關(guān)。如下圖所示，建立時間等于TDS-ref（在ref處的建立時間）減去Trise（Vref到VIH AC的時間）。規(guī)范中的基準(zhǔn)值是預(yù)減去了這個Trise的，這個預(yù)減去的值是特定slew rate為1V/ns時的值，若判斷門限是AC175，則預(yù)減去175ps。當(dāng)slew rate等于1V/ns時，derating為0，不需要調(diào)整；當(dāng)slew rate大于1V/ns（更快）時，從Vref到Vih(ac)所需的時間就少，預(yù)減多了，要補回來，所以取值為正；當(dāng)slew rate小于1V/ns（更慢）時就預(yù)減少了，所以取值為負(fù)。

至于建立時間和保持時間的參考電壓值不一致，主要是因為AC和DC的代表的意義不一樣，AC指由高低電平跳變時需要的參考電壓，DC則指保持所在電平時的閾值電壓， tIS是以數(shù)據(jù)從前一狀態(tài)變化為當(dāng)前狀態(tài)的時刻開始算起，對應(yīng)于狀態(tài)變化過程，要確保電平已變化到規(guī)定電平，所以以更為嚴(yán)格的AC參數(shù)作為參考；tIH描述的是數(shù)據(jù)從穩(wěn)定到狀態(tài)轉(zhuǎn)換的時間，對應(yīng)于電平穩(wěn)定的過程，而電平一旦建立后，發(fā)生狀態(tài)轉(zhuǎn)換的門限電壓值是參考DC，所以tIH也以DC參數(shù)作為參考。

信號的波形很多情況都是不完美的，也許有回溝，也許會有臺階，如下圖所示，這種情況下，skew rate就不能用下圖所示的nominal line，而應(yīng)該選取tangent line。