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引言4 d5 ]9 a$ E+ X
人工智能(AI)正在深刻改變半導(dǎo)體行業(yè),特別是在芯片設(shè)計過程中。本文探討AI如何重塑芯片設(shè)計的各個方面,包括分析、優(yōu)化和設(shè)計輔助,幫助逍遙設(shè)計自動化的讀者了解不同的AI技術(shù)及其在提高設(shè)計性能和生產(chǎn)力方面的應(yīng)用[1]。; Y5 V' r3 D( ]3 `
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人工智能在芯片設(shè)計中的應(yīng)用簡介, V# o* N' U7 [, A% S2 r
AI正在芯片設(shè)計行業(yè)掀起波瀾,提升設(shè)計過程的多個階段。AI主要影響以下關(guān)鍵領(lǐng)域:分析:AI實現(xiàn)更快速、預(yù)測性和跨階段的芯片設(shè)計分析。優(yōu)化:AI驅(qū)動的優(yōu)化技術(shù)帶來更快速、更可擴展和更優(yōu)質(zhì)的結(jié)果。輔助:AI為芯片設(shè)計師提供專業(yè)知識、編碼支持和任務(wù)自動化。& j% f5 q2 S* P8 Q& ~/ a$ y# }
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圖1:此圖展示了AI在芯片設(shè)計中影響的主要領(lǐng)域:分析、優(yōu)化和輔助。
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$ \! o: ?. J- B芯片設(shè)計中的AI技術(shù)+ H/ P+ d J' W2 Y% J$ o
多種AI技術(shù)被應(yīng)用于芯片設(shè)計,每種技術(shù)適用于設(shè)計過程的不同方面:經(jīng)典機器學(xué)習(xí)(ML):適用于小型結(jié)構(gòu)化數(shù)據(jù),線性回歸、支持向量機和決策樹等技術(shù)用于初步分析。深度學(xué)習(xí):卷積神經(jīng)網(wǎng)絡(luò)(CNN)適合物理設(shè)計數(shù)據(jù),而圖神經(jīng)網(wǎng)絡(luò)(GNN)適合線路網(wǎng)表數(shù)據(jù)。貝葉斯優(yōu)化:此技術(shù)用于構(gòu)建目標(biāo)函數(shù)的概率模型,并選擇最有希望的數(shù)據(jù)點進(jìn)行采樣。強化學(xué)習(xí)(RL):RL代理通過與環(huán)境交互并獲得改進(jìn)獎勵來學(xué)習(xí)優(yōu)化設(shè)計。生成式AI:這些模型,包括變分自編碼器(VAE)和Transformer,用于生成最佳設(shè)計點和學(xué)習(xí)優(yōu)化表示。大型語言模型(LLM):LLM用途廣泛,可應(yīng)用于問答、編碼、提取、重寫、分類、總結(jié)和推理等多種任務(wù)。! j/ C9 R% o5 ^' Z* O* o8 n% U5 _
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( D4 g6 m1 C3 a% u# E! |圖2:NVIDIA芯片設(shè)計中使用的不同AI技術(shù),包括經(jīng)典ML、深度學(xué)習(xí)和各種優(yōu)化方法。
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AI在芯片設(shè)計中的應(yīng)用* U K, G; _+ W& h( Z3 A' ^: v
讓我們探討AI在芯片設(shè)計中的一些具體應(yīng)用:
9 S9 w2 I+ _1 G$ U% g5 K1. IR壓降估算
+ ]% U0 n' c9 [- L+ f& S6 aIR壓降估算對物理設(shè)計非常重要,但傳統(tǒng)方法需要數(shù)小時。基于AI的方法可以從單元級特征預(yù)測IR壓降,在3秒內(nèi)實現(xiàn)94%的準(zhǔn)確率,而商業(yè)工具需要3小時。
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5 Z& c, x" _( T6 f3 t5 b: z圖3:使用AI進(jìn)行IR壓降估算的過程,顯示了功率圖和系數(shù)圖。
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: d# l/ _5 x+ w6 e- L2. 寄生參數(shù)預(yù)測' p) Y0 B, X5 @, X
AI用于從原理圖預(yù)測布局寄生參數(shù)。通過將原理圖轉(zhuǎn)換為圖形并使用圖神經(jīng)網(wǎng)絡(luò)(GNN),設(shè)計師可以高精度估算寄生參數(shù),將仿真誤差降低到10%以下。
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& \/ A) t2 y, B$ i圖4:此圖說明了將線路原理圖轉(zhuǎn)換為異構(gòu)圖以進(jìn)行寄生參數(shù)預(yù)測的過程。
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3. 宏單元布局優(yōu)化
9 D0 r( W1 y0 }8 p2 G% R宏單元布局對物理設(shè)計非常關(guān)鍵。多目標(biāo)貝葉斯優(yōu)化被用于改進(jìn)宏單元布局,考慮線長、擁塞度和密度等因素。9 G: }$ f/ C3 [2 n; d
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圖4:此圖比較了基準(zhǔn)宏單元布局與使用AutoDMP(自動化DREAMPlace基礎(chǔ)宏單元布局)優(yōu)化后的布局。" T1 V4 H# H F% V5 |, }
8 l% I* f4 Q+ W+ S C4. 設(shè)計規(guī)則檢查(DRC)修復(fù)
) a. f1 v- J* x0 c強化學(xué)習(xí)代理被訓(xùn)練用于自動修復(fù)單元布局中的設(shè)計規(guī)則檢查(DRC)違規(guī)。代理學(xué)習(xí)逐步減少DRC錯誤,最終得到干凈的布局。
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. Y3 E" w0 \7 z圖5:此圖顯示了RL代理在單元布局中修復(fù)DRC違規(guī)的逐步過程。
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5. 數(shù)據(jù)通路優(yōu)化# L6 H7 H) ~8 \' X+ V' _, X# K5 S
強化學(xué)習(xí)也被應(yīng)用于優(yōu)化數(shù)據(jù)通路結(jié)構(gòu),如前綴加法器。RL代理探索不同的前綴圖結(jié)構(gòu),以實現(xiàn)比知名加法器架構(gòu)更好的性能。
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圖6:此圖說明了使用強化學(xué)習(xí)優(yōu)化前綴加法器結(jié)構(gòu)的過程。
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4 t: m; r% ~! E9 J; P* x6. 門尺寸調(diào)整" L" Q" F) s6 C- W" A0 s
Transformer被用于生成最佳門尺寸,以進(jìn)行時序和功耗優(yōu)化。通過將門路徑建模為序列,AI可以生成優(yōu)化的門尺寸,與傳統(tǒng)優(yōu)化方法相比,實現(xiàn)了100倍到1000倍的加速。
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圖7:此圖顯示了Transizer方法在門尺寸優(yōu)化中實現(xiàn)的功耗/延遲權(quán)衡。. ^2 f; X; r0 |' _$ m
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7. 加速器設(shè)計5 N3 [# t" f' f
變分自編碼器(VAE)被用于學(xué)習(xí)硬件加速器設(shè)計的連續(xù)可重構(gòu)潛在空間。這種方法在探索設(shè)計空間時實現(xiàn)了6.8倍的樣本效率和5%的性能提升。
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0 R @" W9 q5 t0 I圖8:此圖展示了在神經(jīng)網(wǎng)絡(luò)加速器設(shè)計空間優(yōu)化中使用VAE的過程。
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% R* h8 a# a3 W% D& J- m大型語言模型在芯片設(shè)計中的應(yīng)用
( c$ Q+ b! a* P% {大型語言模型(LLM)在芯片設(shè)計中越來越重要?梢酝ㄟ^以下技術(shù)適應(yīng)各種任務(wù):
8 u9 x$ R8 e4 W0 \ k: Z2 P' Z" T! I參數(shù)訓(xùn)練檢索增強生成(RAG)上下文學(xué)習(xí)基于代理的方法8 P! j/ @( a: T- ]! P0 W9 V* v
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LLM在芯片設(shè)計中用于多個目的:編碼輔助:為特定任務(wù)生成EDA腳本。專業(yè)知識輔助:回答關(guān)于設(shè)計、基礎(chǔ)設(shè)施、工具和流程的問題。分析輔助:總結(jié)錯誤報告并預(yù)測任務(wù)分配。3 M/ {! Y( X3 y5 ]4 j: }
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圖9:此圖顯示了LLM在芯片設(shè)計中的各種應(yīng)用,包括編碼、專業(yè)知識、分析、優(yōu)化和調(diào)試輔助。
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2 j/ J! }2 k0 p( q5 m結(jié)論
; r. q" p+ @- ?AI正在通過提高分析速度、優(yōu)化質(zhì)量和設(shè)計輔助來革新芯片設(shè)計。隨著該領(lǐng)域的進(jìn)展,可以期待看到:持續(xù)使用貝葉斯優(yōu)化和強化學(xué)習(xí),以實現(xiàn)芯片設(shè)計中更好的PPA(功耗、性能、面積)。在優(yōu)化數(shù)據(jù)上訓(xùn)練的生成式AI模型,加速傳統(tǒng)優(yōu)化過程。LLM模型和代理通過聊天機器人、協(xié)作工具和任務(wù)自動化顯著提高芯片設(shè)計生產(chǎn)力。可靠高效的推理基礎(chǔ)設(shè)施的重要性日益增加。4 A, p; _; \, ]9 x& w
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為進(jìn)一步推動該領(lǐng)域發(fā)展,需要更多數(shù)據(jù)集和基準(zhǔn),如VerilogEval、FVEval和LLM4HWDesign。隨著AI的不斷發(fā)展,其在芯片設(shè)計過程中的集成無疑將帶來更高效、更強大和更創(chuàng)新的半導(dǎo)體產(chǎn)品。
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% ~) W0 h" g1 K- f6 N0 _3 \1 n參考文獻(xiàn)% B, \; K0 i# p) d
[1] H. Ren, "Introduction to AI for Chip Design," presented at Hot Chips, Aug. 25, 2024.% j! A# o) P: \4 n, c; X9 O
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