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作者：一博科技5 \4 ]- F* B- W: J, v0 Z
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今天要介紹的是DDR3和DDR4最關(guān)鍵的一些技術(shù)，write leveling以及DBI功能。
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Write leveling功能與Fly_by拓?fù)?/font>. ]0 G# q2 r0 t9 G" Y
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~6 @2 K/ E8 A2 w: aWrite leveling功能和Fly_by拓?fù)涿懿豢煞�。Fly_by拓?fù)渲饕獞?yīng)用于時鐘、地址、命令和控制信號，該拓?fù)淇梢杂行У臏p少stub的數(shù)量和他們的長度，但是卻會導(dǎo)致時鐘和Strobe信號在每個芯片上的飛行時間偏移,這使得控制器（FPGA或者CPU）很難保持tDQSS、tDSS 和tDSH這些參數(shù)滿足時序規(guī)格。因此write leveling應(yīng)運而生，這也是為什么在DDR3里面使用fly_by結(jié)構(gòu)后數(shù)據(jù)組可以不用和時鐘信號去繞等長的原因，數(shù)據(jù)信號組與組之間也不用去繞等長，而在DDR2里面數(shù)據(jù)組還是需要和時鐘有較寬松的等長要求的。DDR3控制器調(diào)用Write leveling功能時，需要DDR3 SDRAM顆粒的反饋來調(diào)整DQS與CK之間的相位關(guān)系，具體方式如下圖一所示。) n5 d( Q M: e" `6 x
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! ?, q4 r( e* C1 a! I圖一、 Write leveling 8 b* _9 W8 h4 C0 ?, W) U
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Write leveling 是一個完全自動的過程�？刂破鳎–PU或FPGA)不停的發(fā)送不同時延的DQS 信號，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態(tài)，并通過DQ 線反饋給DDR3 控制器�？刂破鞫朔磸�(fù)的調(diào)整DQS-DQS#的延時，直到控制器端檢測到DQ 線上0 到1 的跳變（說明tDQSS參數(shù)得到了滿足），控制器就鎖住此時的延時值，此時便完成了一個Write leveling過程;同時在Leveling 過程中，DQS-DQS#從控制器端輸出，所以在DDR3 SDRAM 側(cè)必須進行端接；同理，DQ 線由DDR3 SDRAM顆粒側(cè)輸出，在控制器端必須進行端接；" `# @# M. ~- R1 @( {- v0 T
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需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味著不能使用Fly_by拓?fù)浣Y(jié)構(gòu)，通常這樣的主控芯片會有類似以下的描述：
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DBI功能與POD電平% j& N& j/ u% K2 L
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DBI的全稱是Data Bus Inversion數(shù)據(jù)總線反轉(zhuǎn)/倒置，它與POD電平密不可分，它們也是DDR4區(qū)別于DDR3的主要技術(shù)突破。
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POD電平的全稱是Pseudo Open-Drain 偽漏極開路，其與DDR3對比簡單的示例電路如下圖二所示。. u4 n% K( {7 y: g5 M. x Y
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, m& z% C+ X/ J0 D3 I- V( u圖二 POD示意電路
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從中可以看到，當(dāng)驅(qū)動端的上拉電路導(dǎo)通，電路處于高電平時（也即傳輸?shù)氖恰?”），此時兩端電勢差均等，相當(dāng)于回路上沒有電流流過，但數(shù)據(jù)“1”還是照樣被傳輸，這樣的設(shè)計減少了功率消耗。
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正是由于POD電平的這一特性，DDR4設(shè)計了DBI功能。當(dāng)一個字節(jié)里的“0”比特位多于“1”時，可以使能DBI，將整個字節(jié)的“0”和“1”反轉(zhuǎn)，這樣“1”比“0”多，相比原（反轉(zhuǎn)前）傳輸信號更省功耗，如下表一所示。3 t0 d# T- c6 F0 { C9 \, P+ \
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表一 DBI示例 % u( B+ [) G5 d! k& R% w7 N5 u
% F ^& b9 ?5 Z. D+ J/ b/ i" T以上就是DDRx的一些主要的關(guān)鍵技術(shù)介紹，可以用如下表二所示來總結(jié)下DDRx的特性對比。7 [" Q6 C& Z1 ]+ l ^
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表二 DDRx SDRAM特性對比 6 O( G+ @3 H2 [
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