關于SDRAM走線等長問題

passteen · 發(fā)表于 2017-11-29 15:52:36

網(wǎng)上看到很多這類問題，總覺得不踏實，有說走線不超過1000mil的，這實在不敢恭維。STM32系列的芯片用于SDRAM的管腳分布在4個象限，利用其引腳復用功能調線都無法將功能管腳集中，拉線穿過MCU就已經(jīng)過了大半部分線長，如何做到小于1000mil
對于SDRAM布線，自己畫過好幾塊板，其中有一塊是出了布線問題的，現(xiàn)象是能讀寫，但是有隨機性的數(shù)據(jù)錯誤（將SDRAM作為LCD顯存，每次刷新LCD后有不規(guī)則時間出現(xiàn)不規(guī)則位置的噪點）。
其實，SDRAM布線并不那么嚴格，搞清了規(guī)則就不怕布線錯誤了，我的方法如下（不一定正確，但一些板驗證通過）：
這一類的布線總的來說是保證時序以及信號質量，這需要分析。比如使用STM32F429的FMC以及MT48LT4M芯片，查看數(shù)據(jù)手冊得到信號實在時鐘上升沿采樣，時序上則要求時鐘上升沿的電平有效之前可以允許1.5ns的延時。（要仔細查看時序圖以及參數(shù)表）
FR4板材走線延時的經(jīng)驗長度約6inch/ns（實際上是一些高人經(jīng)過計算得來的），這個延時可以走大概9inch的線長，這已經(jīng)很長了，也即是很多網(wǎng)友說不等長走線也能正常使用的原因之一，要走這么長的線，板子該得多大？
得到這個參數(shù)是不夠的，沒有考慮PCB的分布參數(shù)。得考慮信號完整性的問題。
走線是有電感電容的分布參數(shù)的，這時候就要考慮臨界長度的概念，當延遲時間為此前延時（1.5ns）
的1/4時，波形畸變量為25%，為1/5時為12.5%，為1/6時為5%，這樣我們取1/6的話，延時時間為0.25ns，對應走線長度為1500mil（38mm）。
需要注意的時這是不需要端接電阻的情況。如果對波形要求不高的情況下取1/4則可以走線2250mil。
我在一塊板上走2300mil不做端接工作正常。
這個長度對于有些布局緊湊的板子來說是可以實現(xiàn)的，然而有時候卻必須走更長的線，此時，就需要堪慮端接了，在末端串接一個50歐左右的電阻（一般6mil線寬阻抗是50歐，當然凡億計算是5.5mil，這與介電常數(shù)以及PCB板材相關）。
然而即使做端接了就可以走9inch了？這么長肯定不可靠，因為是估算的，并且環(huán)境各不相同還是做靠譜點的事情，可以取1/3，你可以走3600mil（達到76mm），這下應該輕松很多的吧（還是盡量短�。�。

前面所說都是單根走線，如果所有走線在1500mil以內并且線長差不是特別大（比如超過500mil）的話（數(shù)據(jù)線可放寬100mil），完全不用等長，否則，必須等長。還是跟前面一樣，考慮走線延時的時差，特別是與時鐘線參考。

這是我參考率一些資料以及畫板不多的總結，有錯誤請指正。